上月，三星代工（Samsung Foundry）部門(mén)悄然宣布，其定于 2022 年 2 季度開(kāi)始使用 3GAE 技術(shù)工藝來(lái)生產(chǎn)芯片。作為業(yè)內(nèi)首個(gè)采用 GAA 晶體管的 3nm 制程工藝，可知這一術(shù)語(yǔ)特指“3nm”、“環(huán)柵晶體管”、以及“早期”。不過(guò)想要高效地制造 GAA 晶體管，晶圓廠還必須裝備全新的生產(chǎn)工具。而來(lái)自應(yīng)用材料（Applied Materials）公司的下一代工具，就將為包括三星在內(nèi)的晶圓廠提供 GAA 芯片的制造支持。

（來(lái)自：Applied Materials 官網(wǎng)，via AnandTech）

新工藝有望實(shí)現(xiàn)更低功耗、更高性能和晶體管密度，以迎合芯片設(shè)計(jì)人員的需求。然而近年來(lái)，這種組合一直難以實(shí)現(xiàn) —— 隨著晶體管尺寸的縮減，晶圓廠必須克服漏電等負(fù)面影響。

為在晶體管尺寸縮放的同時(shí)、維持其性能與電氣參數(shù)，芯片行業(yè)已于 2012 年開(kāi)始，從平面型晶體管過(guò)渡到 FinFET（鰭式場(chǎng)效應(yīng)晶體管），以通過(guò)使柵極更高來(lái)增加晶體管溝道和柵極之間的接觸面積。

轉(zhuǎn)眼十年過(guò)去，隨著晶體管間距逐漸接近原子級(jí)，其負(fù)面影響開(kāi)始更多地顯現(xiàn)。受制于此，F(xiàn)inFET 工藝創(chuàng)新的步伐也正在放緩。

自英特爾在十多年前推出其基于 22nm 的 FinFET 技術(shù)以來(lái)，未雨綢繆的芯片制造商們，就已經(jīng)在探索如何轉(zhuǎn)向下一代環(huán)柵技術(shù)方案。

顧名思義，環(huán)柵場(chǎng)效應(yīng)晶體管（GAAFET）的溝道是水平的、且所有四個(gè)側(cè)面都被柵極包圍，因而很好地化解了與漏電相關(guān)的尷尬。

但這還不是 GAAGET 的唯一優(yōu)勢(shì)，比如在基于納米片 / 納米帶的 GAAFET 中，晶圓廠還可調(diào)整溝道寬度、以獲得更高性能或降低功耗。

三星的 3GAE 和 3GAP 工藝，就是用了所謂的納米帶技術(shù)。該公司甚至將其 GAAFET 稱(chēng)為多橋通道場(chǎng)效應(yīng)晶體管（MBCFET），以和納米線競(jìng)爭(zhēng)方案劃清界限。

不僅如此，Applied Materials 還聲稱(chēng) GAA 架構(gòu)降低晶體管的可變性。而在其它廠商還在各種學(xué)術(shù)會(huì)議上討論 GAAFET 相較于 FinFET 的優(yōu)勢(shì)時(shí)，三星已率先決定向新型 4nm 晶體管工藝轉(zhuǎn)型。

當(dāng)前三星的計(jì)劃是在 2022-2023 年向新工藝轉(zhuǎn)進(jìn)，不過(guò)歷史上也存在跳票的可能。比如 2019 年推出的基于 GAAFT 的 3GAE / 3GAP 節(jié)點(diǎn)，就分別拖到了 2022 / 2023 年才實(shí)現(xiàn)量產(chǎn)。

去年，該公司再次強(qiáng)調(diào)了在 2022 年開(kāi)啟 3GAE 生產(chǎn)的計(jì)劃。不過(guò)早些時(shí)候，它又改口稱(chēng)會(huì)在本季度開(kāi)始量產(chǎn)。

在第一個(gè)吃螃蟹的勇氣之外，芯片制造商也總面臨著艱巨的挑戰(zhàn)。而三星基于 MBCFET 的 3GAE 節(jié)點(diǎn)制造的產(chǎn)品，基本上也難免遭遇一些風(fēng)險(xiǎn)。

畢竟廠商不僅要將晶體管縮到 3nm 水平，GAA 的制造流程也與 FinFET 大不相同。

據(jù)悉，GAA 晶體管的溝道需要用到光刻、外延、以及選擇性的材料去除等成型工藝。這些工藝使得芯片制造商能夠微調(diào)溝道寬度和均勻性，以獲得最佳的性能 / 功耗表現(xiàn)。

但與 FinFET 相比，這些外延步驟要復(fù)雜得多，尤其是需要在微小的 10nm 溝道周?chē)练e多層?xùn)艠O氧化物和金屬柵極疊層。慶幸的是，Applied Materials 的高真空高真空集成材料解決方案（IMS）正好可以幫上忙。

首先，該公司的 Producer Selectra Selective Etch IMS 工具可去除不必要的硅鍺（SiGe）、以將柵極與源極 / 漏極隔離，并在不損壞周?chē)牧系那闆r下定義溝道寬度。

其次，Applied Centura Prime Epi IMS 工具可借助集成原子層沉積（ALD）、熱處理、等離子體處理和計(jì)量步驟，來(lái)沉積超薄柵極氧化層。

與競(jìng)爭(zhēng)解決方案相比，它能夠?qū)艠O氧化層厚度減少 1.5 埃（原子厚度單位）。如此一來(lái)，厚柵極能夠?qū)崿F(xiàn)更高的驅(qū)動(dòng)電流，從而提升晶體管性能、而至于增加電流泄露（薄柵極的一大缺點(diǎn)）。

【背景資料】

Applied Materials 于 2016 年推出其首款 Selectra 蝕刻系統(tǒng)，迄今已向客戶交付 1000+ 多套腔室，所以業(yè)界對(duì)其使用已經(jīng)相當(dāng)熟悉。

盡管蝕刻是一種被廣泛使用的工藝，但隨著行業(yè)開(kāi)始轉(zhuǎn)向更新的技術(shù)（包括基于 GAA 環(huán)柵晶體管的工藝），其使用和重要性將會(huì)進(jìn)一步增加。

以三星 3GAE 工藝為例，預(yù)計(jì)其性能可較 7LLP 提升 30%、或功耗降低 50% / 縮減 45% 面積占用，足以吸引廠家在短期內(nèi)向新工藝發(fā)起攻堅(jiān)挑戰(zhàn)。

目前使用依賴(lài)全新晶體管結(jié)構(gòu)的 3GAE 制造技術(shù)，總體上還是相當(dāng)困難。除了新的電子設(shè)計(jì)自動(dòng)化（EDA）工具，三星還需發(fā)明新的 IP、采用全新的設(shè)計(jì)規(guī)則，再加上新的光刻、蝕刻、以及沉積等流程。

可一旦取得突破，三星就有望提前英特爾和臺(tái)積電數(shù)年積累 GAA 晶體管的制造與優(yōu)化經(jīng)驗(yàn)，從而在較長(zhǎng)一段時(shí)間里更加受益。

更何況該工藝可在 CPU 之外的硬件上使用，比如三星 DRAM 亦能受益于更小的單元尺寸 / 更高的晶體管密度。

（舉報(bào)）