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12-20
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摩爾定律物理極限 臺積電要研發(fā)1nm工藝：一臺光刻機就要30億
隨著半導體工藝深入到5nm以下，制造難度與成本與日俱增，摩爾定律的物理極限大約在1nm左右，再往下就要面臨嚴重的量子隧穿難題，導致晶體管失效。各大廠商的先進工藝在實際尺寸上都是有水分的，所以紙面意義上的1nm工藝還是會有的，臺積電去年就組建團隊研發(fā)1.4nm工藝，日前CEO劉德音又表示已經(jīng)在探索比1.4nm更先進的工藝了。但是下一代EUV光刻機的代價也很高，售價會從目前1.5億美元提升到4億美元以上，最終價格可能還要漲，30億一臺設備很考驗廠商的成本控制。
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1nm以下關鍵技術 英特爾研發(fā)2D芯片工藝
由于半導體工藝越來越復雜，摩爾定律10多年來一直被認為放緩甚至失效，10nm以下制造難度加大，未來10年還要進入1nm以下節(jié)點，迫切需要更先進的技術。在這個領域，英特爾率先在22nm節(jié)點進入FinFET晶體管時代，在20A、18A節(jié)點上則使用了RibbonFET和PowerVia兩項新技術，再往后又需要改變晶體管結構了，英特爾的目標是全新的2DTMD材料。這個過程可能需要很多年，英特爾的目標是2030年之后繼續(xù)擴展摩爾定律，也就是進一步提升晶體管密度，提升性能，降低成本功耗等。
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售價直逼30億 ASML下代EUV光刻機年底問世：1nm工藝必備
在半導體工藝進入7nm節(jié)點之后，EUV光刻機是少不了的關鍵設備，目前只有ASML能制造，單臺售價10億人民幣，今年底還會迎來下一代EUV光刻機，價格也會大漲。光刻機的分辨率越高，越有利于制造更小的晶體管分辨率也跟光刻機物鏡的NA數(shù)值孔徑有直接關系，目前的EUV光刻機是NA=0.33技術的，下代EUV光刻機則是提升到NA=0.55。這還不排除未來正式商用的時候價格進一步上漲，畢竟還要好幾年才能上市。
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摩爾定律不死 Intel將沖擊1nm工藝：用上下一代EUV光刻機
作為摩爾定律的提出者，Intel也是最堅定的摩爾定律捍衛(wèi)者，多次表示半導體工藝還會繼續(xù)提升下去，在現(xiàn)有4年掌握5代CPU工藝之后，Intel還啟動了未來兩代的CPU工藝研發(fā)，目標逼近1nm了。Intel的5代CPU工藝分別是Intel7、Intel4、Intel3、Intel20A及Intel18A，其中Intel7在2021年的12代酷睿上首發(fā)了，Intel4會在下半年的14代酷睿上首發(fā)會首次用上EUV光刻工藝。不過下代EUV光刻機的成本也會大漲，當前售價在1.5億美元左右，下代價格輕松超過4億美元。
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難怪iPhone要漲價 臺積電1nm工廠耗電量驚人
蘋果等方面證實了臺積電提高芯片代工的費用，A16處理器臺積電計劃豪擲320億美元建立全球首家1nm旗艦工廠，投入可以說是巨大的，這家1nm工廠預計將在2027年投產(chǎn)，2028年實現(xiàn)量產(chǎn)。除了建廠成本巨大之外，近日又有媒體爆料稱1nm工廠的耗電量將會大幅上漲，目前3nm工廠的年耗電量大概在70億度左右1nm工廠的年耗電量由于1nm光刻機總功耗將達到2MW，也就是200萬瓦的水平，因此該工廠年耗電量將會從80億度電起步，甚至輕松突破100億度電，單日運行耗電量將達到4.8萬度電，硬成本將大幅上漲，這將最終傳遞到消費端，相關產(chǎn)品的售價將會大幅提升，比如未來iPhone手機的A系列處理器，Macbook內的M系列處理器，漲價在所難免。在2019年的Hotchips會議上，臺積電研發(fā)負責人、技術研究副總經(jīng)理黃漢森在演講中就談到過半導體工藝極限的問題，他認為預計2050年，晶體管將來到氫原子尺度即0.1nm，或許未來晶圓的工藝單位將不再使用納米來進行標注，芯片行業(yè)將會進入一個全新的時代，不過成本降低才有可能商業(yè)化普及，過高的售價對于大多數(shù)用戶來講是沒有意義的。
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臺積電正積極推進 1nm 制程工藝 謀劃工廠建設事宜
臺積電將在新竹科學園區(qū)龍?zhí)镀瑓^(qū)建立一個采用超精密1納米工藝的晶圓廠。新竹科學園區(qū)局負責人Wayne Wang 在一次新聞發(fā)布會上說，該局于11月中旬完成了位于桃園的龍?zhí)秴^(qū)第三期擴建工程的試點項目，以容納臺積電的新工廠。
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小米POCO C40越南推出:采用11nm JLQ JR510芯片
這款芯片采用11nm工藝制成，由四顆2.0GHz的大核和四顆1.5GHz小核組成，GPU為Mali-G52，性能接近聯(lián)發(fā)科Helio G35或高通驍龍450...小米POCO C40機身厚度接近9.2mm，重量為204g，還采用6.71英寸+1650×720分辨率的LCD全面屏...
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ASML中國：現(xiàn)有技術搞定1nm芯片綽綽有余
5月16日是聯(lián)合國教科文組織定義的國際光日”，ASML中國官方在一篇微信推送中寫道創(chuàng)新，讓摩爾定律重煥光彩”...ASML自信滿滿地指出在元件方面，目前的技術創(chuàng)新足夠將芯片的制程推進至至少1納米節(jié)點，包括gate-all-around FETs（環(huán)繞柵極晶體管），nanosheet FETs，forksheet FETs以及complementary FETs”...光刻系統(tǒng)分辨率的改進（預計每6年左右縮小2倍）和邊緣放置誤差（EPE）對精度的衡量也將進一步推動芯片尺寸縮小的實現(xiàn)...
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三星定于今年6月前全力轉投第六代11nm 1c DRAM芯片開發(fā)
據(jù) Business Korea 報道，三星近期設立了一個新的目標，希望在今年 6 月前完成基于 11nm 工藝節(jié)點的第六代 1c DRAM 芯片的開發(fā)...因其需要先進的技術作為支撐，而當前三星在 1a DRAM（10 納米級別的第 4 代內存產(chǎn)品）的量產(chǎn)上落后于兩大競爭對手...在巨大的壓力之下，報道稱三星正希望找到一種方法來實現(xiàn)既定目標...
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重大突破！清華大學首次實現(xiàn)亞1nm柵極晶體管：等效0.34nm
據(jù)清華大學官網(wǎng)消息，集成電路學院任天令教授團隊在小尺寸晶體管研究方面取得重大突破，首次實現(xiàn)了具有亞1納米柵極長度的晶體管，并具有良好的電學性能。據(jù)清華大學介紹，目前主流工業(yè)界晶體管的柵極尺寸在12nm以上，日本中在2012年實現(xiàn)了等效3nm的平面無結型硅基晶體管，2016年美國實現(xiàn)了物理柵長為1nm的平面硫化鉬晶體管，而清華大學目前實現(xiàn)等效的物理柵長為0.34nm。圖1 亞1納米柵長晶體管結構示意圖官網(wǎng)介紹，為進一步突破1納米以下柵長晶體管的瓶頸，本研究團隊巧妙利用石墨烯薄膜超薄的單原子層厚度和優(yōu)異的導電性能作為柵極，通過?
